1khz的分频模块仿真代码Verilog

在Verilog语言中，设计一个1kHz分频模块的仿真代码通常用于创建一个计数器，该计数器的工作频率高于输入信号，然后通过模数运算输出每1000个周期一次的结果。以下是一个简化的1:1000分频器的示例代码：

module freq_divider(
    input wire clk,      // 输入时钟信号
    input wire reset,     // 重置信号
    output reg [31:0] output // 输出分频后的结果
);

parameter FREQ_IN = 1'b1;   // 输入频率 (假设为1Hz)
parameter FREQ_OUT = 1000; // 输出期望的频率 (1kHz)

// 定义计数器模块
reg [31:0] counter;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0; // 当reset为高时，清零计数器
    end else if (posedge clk) begin
        if (counter < FREQ_OUT - 1) begin // 防止溢出
            counter <= counter + FREQ_IN;
        end else begin
            // 每1000个输入时钟周期输出一次
            output <= counter;
            counter <= 0;
        end
    end
end

endmodule