用verilog语言实现长度为3的移位寄存器

好的，以下是用 Verilog 语言实现长度为 3 的移位寄存器的代码：

module shift_reg (
  input clk,
  input rst,
  input din,
  output reg [2:0] dout
);

always @(posedge clk or negedge rst) begin
  if (rst == 0) begin
    dout <= 3'b0; // 将寄存器清零
  end else begin
    dout <= {dout[1:0], din}; // 将输入数据移入寄存器，输出数据右移
  end
end

endmodule

这个模块包含了一个时钟输入、一个复位输入、一个数据输入和一个数据输出。每当时钟上升沿到来时，如果复位信号是低电平，那么输出数据将被清零；否则，输入数据将被移入寄存器，同时输出数据将被向右移动一位。最终，输出数据将包含最新的输入数据和前面两个时刻的输入数据。