verilog分频器1000hz分成200hz

以下是一个分频器，可以将1000Hz的信号分成200Hz的信号：

module divider(
  input clk,
  output reg out
);

reg [3:0] count;

always @(posedge clk) begin
  if (count == 4'b1000) begin
    count <= 4'b0;
    out <= ~out;
  end
  else begin
    count <= count + 1;
  end
end

endmodule

这个分频器使用一个计数器来计算时钟周期的数量。当计数器达到8时（对应于1000Hz的信号），计数器将重置为0，并将输出取反。这样，输出将在每个第5个时钟周期上升或下降，从而产生200Hz的信号。