要求50000分频，分频时钟输出为clk10000Hz的Verilog代码

在Verilog中，要实现50000分频，使得分频后的时钟输出为10000Hz，可以使用计数器和移位寄存器的方法。这里提供一个简单的同步分频器的例子，假设我们使用的是一个5-stage的DFF（Delay Flip-Flop）组成的一对移位寄存器。以下是代码片段：

module frequency_divider (
    input wire clk_in,          // 分频前的时钟
    input wire reset_n,         // 清零信号
    output wire clk_out,        // 分频后的10000Hz时钟
    input wire freq_in,         // 分频系数，这里是50000
    parameter WIDTH = 16         // 寄存器宽度，可以根据需求调整
);

reg [WIDTH-1:0] counter [1:0]; // 一对移位寄存器，共2个寄存器
reg clk_divergent;               // 分频时钟的辅助信号

always @(posedge clk_in or posedge reset_n) begin
    if (~reset_n) begin
        counter[0] <= 0;       // 当清零时，将所有计数器置零
        counter[1] <= 0;
        clk_divergent <= 1'b0;  // 初始化divergent为低
    end else begin
        if (counter[0] == freq_in - 1) begin
            counter[0] <= 0;
            counter[1] <= counter[1] + 1;
            clk_divergent <= ~clk_divergent; // 两个寄存器交替溢出，产生clk_out
        end else begin
            counter[0] <= counter[0] + 1;  // 正常计数
        end
    end
end

assign clk_out = clk_divergent & clk_in; // 当counter[1]溢出时，clk_out有效

endmodule

这个模块使用了一个简单的算法，当移位寄存器`counter[0]`达到`freq_in - 1`时，就会切换到`counter[1]`并生成clk_out。因为是50000分频，所以每50000个clk_in周期，clk_out才会触发一次。