使用verilog语言设计一个计数器，在1s时进行输出翻转，给出设计代码和激励代码

在Verilog中，我们可以设计一个简单的异步上升沿触发的二进制计数器，当计数达到最大值并从0开始再次递增时，会在一秒钟后输出翻转。这里我们假设使用4位计数器（最多可以到15），并使用`posedge clk`作为上升沿触发信号。以下是基础的设计和激励代码：

// 定义计数器模块
module counter (
    input wire clk,      // 时钟输入
    input wire reset,     // 重置信号
    input wire [3:0] inc, // 加法器输入
    output reg [3:0] count,  // 计数器输出
    output reg flip_out     // 输出翻转信号
);

reg [3:0] next_count;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0;   // 当reset高电平时，清零计数器
        next_count <= 4'b0;
    end else if (posedge clk) begin
        if (count == 4'b1111) begin
            flip_out <= ~flip_out;  // 当计数满4次，翻转输出
        end
        next_count <= count + inc;  // 根据加法器结果更新下一个计数值
        count <= next_count;       // 更新当前计数器状态
    end
end

endmodule

激励代码（testbench）：

module counter_tb;

reg clk = 0;
reg reset = 0;
reg [3:0] inc = 1'b0;  // 初始加1
wire [3:0] count;
wire flip_out;

integer i;
initial begin
    $dumpfile("counter_output.vcd");
    $dumpvars(0, counter);
    #10; // 等待一段时间让计数器稳定
    forever begin
        clk = ~clk;               // 非周期性的时钟信号，每周期一次
        #50;                     // 每次变化间隔50ns
        if (i == 1000000) begin  // 模拟1秒时间
            reset = 1'b1;       // 重置计数器
            i = 0;
        end else begin
            inc = {inc[2], inc[1], inc[0], inc[3]+1}; // 每秒加1
            i++;
        end
    end
end

initial begin
    counter clk(clk), reset(reset), inc(inc), count(count), flip_out(flip_out);
end

endmodule

这个测试台会持续运行，每秒加1，并在计数器溢出时触发输出翻转。