testbench 时钟高阻态

在你的描述中，你提到了一个测试模块的现象，即当你运行仿真时，所有的信号都是蓝色的，时钟也没有出现。你发现这是因为你只将设计源文件设置为顶层，而忽略了仿真源文件也需要设置为顶层。这个问题的解决方法是将相应的设计文件和仿真文件都设置为顶层。\[2\]

此外，你还提到了一个关于复位信号的问题。你平时写复位时使用的是低电平有效，但是你发现在调用fifo时，fifo的复位是高电平有效。你询问了同学后得知，可以通过在各个模块的顶层文件中将低电平有效的信号取反，再连接到fifo所在模块即可（~ RST_N）。这样就可以解决复位信号的问题。\[2\]

关于你提到的testbench时钟高阻态的问题，根据你提供的引用内容，我没有找到相关的信息来回答你的问题。请提供更多的上下文或详细描述，以便我能够更好地帮助你解决问题。
#### 引用[.reference_title]
- *1* *3* [仿真时信号出现高阻态——Test Bench中要做声明](https://blog.csdn.net/childbor/article/details/70918150)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
- *2* [仿真时所有信号的波形都是高阻态或者一片空白怎么解决？](https://blog.csdn.net/qq_38374491/article/details/112668884)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
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