Verilog四输入mux

Verilog中的四输入mux（多路选择器）可以通过如下代码实现：

module mux4(input [3:0] data, input [1:0] sel, output reg out);

always @(*)
begin
    case(sel)
        2'b00: out = data[0];
        2'b01: out = data[1];
        2'b10: out = data[2];
        2'b11: out = data[3];
    endcase
end

endmodule

以上代码定义了一个名为`mux4`的模块，输入包括一个四位数据输入`data`和两位选择信号输入`sel`，以及一个输出`out`。根据选择信号的值，输出端会选择对应的输入数据。

请注意，这只是一个简单的示例，实际情况中可能需要根据具体要求进行修改。