verilog设计离散冲激函数

以下是一个简单的 Verilog 代码示例，用于实现离散冲激函数：

module impulse_response(
  input clk,
  input reset,
  input enable,
  output reg y
);

// 定义一个计数器
reg [7:0] count;

// 在时钟上升沿时计数器加一
always @(posedge clk) begin
  if (reset) begin
    count <= 0;
    y <= 0;
  end else if (enable) begin
    count <= count + 1;
    if (count == 8'h80) begin
      y <= 1;
    end else begin
      y <= 0;
    end
  end
end

endmodule

这个模块接收时钟信号 `clk`、重置信号 `reset` 和使能信号 `enable`，并输出一个单周期的离散冲激响应。当 `enable` 为高电平时，计数器在时钟上升沿时递增。当计数器的值等于 128 时，即一个周期结束时，输出信号 `y` 变为高电平，否则为低电平。在重置信号 `reset` 为高电平时，计数器和输出信号 `y` 被重置为初始状态。