根据上述代码写出仿真代码

下面是一个简单的 Verilog 仿真代码，用于验证距离测量模块的功能：

`timescale 1ns/1ns

module echo_sim;

  // Module inputs
  reg Clk;
  reg clk_us;
  reg Rst_n;
  reg echo;

  // Module outputs
  wire [9:0] data_o;

  // Instantiate the module to be tested
  echo dut (
    .Clk(Clk),
    .clk_us(clk_us),
    .Rst_n(Rst_n),
    .echo(echo),
    .data_o(data_o)
  );

  // Clock generator
  always #5 Clk <= ~Clk;

  // System clock generator
  always #1000 clk_us <= ~clk_us;

  // Reset generator
  initial begin
    Rst_n = 0;
    #100;
    Rst_n = 1;
  end

  // Test case 1: 执行一次距离测量，结果应该为 0
  initial begin
    echo = 0;
    #1000;
    echo = 1;
    #2000;
    echo = 0;
    #1000;
    $display("Test case 1: result = %d", data_o);
  end

  // Test case 2: 执行两次距离测量，结果应该为 1
  initial begin
    echo = 0;
    #1000;
    echo = 1;
    #2000;
    echo = 0;
    #1000;
    $display("Test case 2: result = %d", data_o);
    #5000;
    echo = 0;
    #1000;
    echo = 1;
    #2000;
    echo = 0;
    #1000;
    $display("Test case 2: result = %d", data_o);
  end

  // Test case 3: 距离测量超出范围，结果应该为 0
  initial begin
    echo = 0;
    #1000;
    echo = 1;
    #200000;
    echo = 0;
    #1000;
    $display("Test case 3: result = %d", data_o);
  end

endmodule

上述仿真代码中，首先实例化了一个要测试的距离测量模块 echo，并通过时钟信号 Clk、系统时钟信号 clk_us、复位信号 Rst_n、距离测量信号 echo，以及输出距离值 data_o 连接到模块中。

接着，通过 always #5 Clk <= ~Clk 和 always #1000 clk_us <= ~clk_us 分别生成时钟信号 Clk 和系统时钟信号 clk_us。

然后，通过 initial 块分别模拟了三个测试用例：

- Test case 1：执行一次距离测量，结果应该为 0；
- Test case 2：执行两次距离测量，结果应该为 1；
- Test case 3：距离测量超出范围，结果应该为 0。

最后，通过 $display 函数将测试结果输出到仿真波形中。