verilog加法器的测试代码

下面是一个简单的Verilog加法器的测试代码示例：

module adder_test;
  reg [3:0] A, B;
  wire [4:0] SUM;

  adder UUT (
    .A(A),
    .B(B),
    .SUM(SUM)
  );

  initial begin
    A = 4'b0000;
    B = 4'b0011;

    #10;

    $display("A = %b", A);
    $display("B = %b", B);
    $display("SUM = %b", SUM);
  end
endmodule

module adder (
  input [3:0] A,
  input [3:0] B,
  output [4:0] SUM
);
  assign SUM = A + B;
endmodule

相关问题

verilog加法器测试代码16位

### 16位Verilog加法器测试平台代码示例

为了验证16位加法器的功能，在自检测试文件中通常会使用 `initial` 块来构造输入信号的波形[^2]。下面是一个完整的16位加法器测试平台的例子：

module tb_adder_16bit;
    reg [15:0] a, b;          // 输入A和B
    wire [16:0] sum;         // 输出求和结果，带进位标志
    
    // 实例化被测模块
    adder_16bit uut (
        .a(a),
        .b(b),
        .sum(sum)
    );

    initial begin
        $monitor($time,,," 当前时间 %t ns : A = %d , B = %d , Sum = %d", $time,a,b,sum);
        
        // 初始化输入值
        a = 16'b0; 
        b = 16'b0;

        // 测试用例序列
        #10 a = 16'd170; b = 16'd85;     // 正常情况下的相加操作
        #10 a = 16'hFFFF; b = 16'h0001;  // 进位溢出检测
        #10 a = 16'd0; b = 16'd0;        // 验证零的情况
        
        // 结束仿真
        #10 $finish;
    end
endmodule

// 被测模块定义
module adder_16bit(
    input [15:0] a,
    input [15:0] b,
    output reg [16:0] sum
);

always @(*) begin
    {sum} = a + b;
end

endmodule

此测试平台创建了一个简单的环境用于模拟不同场景下两个16位数相加的过程，并利用 `$monitor` 来实时监控并打印每次运算的结果。

verilog加法器代码和测试代码

以下是一个简单的 4 位加法器的 Verilog 代码和测试代码：

Verilog 代码：

module adder4bit(input [3:0] a, b, output [3:0] sum);
    assign sum = a + b;
endmodule

测试代码：

module test_adder4bit;
    reg [3:0] a, b;
    wire [3:0] sum;
    
    adder4bit dut(.a(a), .b(b), .sum(sum));
    
    initial begin
        // 测试用例 1
        a = 4'b0000;
        b = 4'b0000;
        #10;
        $display("sum=%d", sum);
        
        // 测试用例 2
        a = 4'b0011;
        b = 4'b0100;
        #10;
        $display("sum=%d", sum);
        
        // 测试用例 3
        a = 4'b1111;
        b = 4'b0001;
        #10;
        $display("sum=%d", sum);
        
        // 测试用例 4
        a = 4'b1000;
        b = 4'b1000;
        #10;
        $display("sum=%d", sum);
    end
endmodule

在这个测试代码中，我们使用了一个名为 `adder4bit` 的模块，并声明了一个输入向量 `a` 和 `b`，以及一个输出向量 `sum`。我们使用了 `assign` 语句来为 `sum` 赋值，这个值就是输入向量 `a` 和 `b` 的和。

在测试模块中，我们声明了 `reg` 类型的 `a` 和 `b`，以及 `wire` 类型的 `sum`。我们实例化了 `adder4bit` 模块，并将输入和输出端口连接到 `a`、`b` 和 `sum` 上。最后，在 `initial` 语句块中，我们为这个加法器编写了四个测试用例，并在每个测试用例之后使用 `$display` 函数来显示输出结果。