vivado pll输出

Vivado是一款由Xilinx开发的集成电路设计工具，用于设计和实现FPGA和SoC。PLL（Phase-Locked Loop）是Vivado中的一个重要功能模块，用于生成稳定的时钟信号。

PLL输出是指通过PLL模块生成的时钟信号。PLL可以根据输入的参考时钟信号，通过内部的反馈回路和控制电路，生成一个或多个输出时钟信号，这些输出时钟信号具有稳定的频率和相位关系。

在Vivado中，可以通过使用Clocking Wizard工具来配置PLL模块并生成所需的输出时钟信号。在Clocking Wizard中，您可以设置输入参考时钟的频率和相位，以及所需的输出时钟的频率和相位。然后，Vivado会自动生成相应的Verilog或VHDL代码，并将其集成到您的设计中。

通过PLL模块生成的输出时钟信号可以用于各种用途，例如时序控制、数据采样、接口协议等。根据您的设计需求，您可以选择不同的输出时钟频率和相位关系。