利用Verilog代码实现两个LED灯5秒交替显示

下面是一个简单的Verilog代码实现两个LED灯5秒交替显示的例子：

module LED_blink (
    input clk,        // 时钟信号
    output reg led1,  // LED1信号
    output reg led2   // LED2信号
);

reg [23:0] count = 0;  // 24位计数器

always @(posedge clk) begin
    count <= count + 1;
    if (count == 24999999) begin  // 5秒钟的半周期
        count <= 0;
        led1 <= ~led1;  // 取反LED1输出
        led2 <= ~led2;  // 取反LED2输出
    end
end

endmodule

在上述代码中，我们使用一个24位计数器来计数时钟的上升沿，当计数器的值达到24999999时，即5秒钟的半周期，就将LED1和LED2的输出信号取反。这样就可以实现两个LED灯5秒交替显示了。

需要注意的是，我们还需要在顶层模块中实例化该模块，并将时钟信号和LED灯的输出信号连接到FPGA板子上相应的引脚。具体连接方式可以参考FPGA开发板的用户手册。

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利用Verilog代码实现0、1数字5秒交替显示

下面是一个简单的Verilog代码实现0、1数字5秒交替显示的例子：

module digit_blink (
    input clk,        // 时钟信号
    output reg digit  // 数字输出信号
);

reg [23:0] count = 0;  // 24位计数器
reg num = 0;           // 数字选择信号

always @(posedge clk) begin
    count <= count + 1;
    if (count == 24999999) begin  // 5秒钟的半周期
        count <= 0;
        num <= ~num;    // 取反数字选择信号
        if (num == 1) begin
            digit <= 1; // 数字1的输出信号
        end else begin
            digit <= 0; // 数字0的输出信号
        end
    end
end

endmodule

在上述代码中，我们使用一个24位计数器来计数时钟的上升沿，当计数器的值达到24999999时，即5秒钟的半周期，就将数字选择信号取反，并根据选择信号输出相应的数字。这样就可以实现0、1数字5秒交替显示了。

需要注意的是，我们还需要在顶层模块中实例化该模块，并将时钟信号和数字的输出信号连接到FPGA板子上相应的引脚。具体连接方式可以参考FPGA开发板的用户手册。

编写一个 Verilog 两个按键分别实现加1减一显示数码管的代码

以下是一个简单的 Verilog 代码，实现了两个按键分别实现加1减一显示数码管的功能：

module counter(
  input clk,
  input rst,
  input inc_key,
  input dec_key,
  output reg [3:0] disp
);

reg [3:0] count;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    count <= 4'b0000;
  end else if (inc_key) begin
    count <= count + 1;
  end else if (dec_key) begin
    count <= count - 1;
  end
end

assign disp = count;

endmodule

这个模块有四个输入和一个输出，分别是时钟信号 `clk`、重置信号 `rst`、加一按键信号 `inc_key`、减一按键信号 `dec_key` 和数码管显示信号 `disp`。该模块使用了一个 4 位计数器 `count`，每当加一按键被按下时，计数器加一；每当减一按键被按下时，计数器减一。最后，计数器的值被输出到数码管上。

请注意，这只是一个很简单的例子，实际的设计可能需要更多的功能和复杂性。