verilog利用时钟完成D触发器

在Verilog中，可以使用always块和posedge时钟触发器来实现D触发器。下面是一个简单的例子：

module dff(clk, d, q);
input clk, d;
output q;
reg q;

always @(posedge clk)
begin
  q <= d;
end

endmodule

在上述代码中，always块是一个组合逻辑块，它在时钟上升沿触发，将输入d的值赋值给输出q。因此，这个模块实现了一个D触发器。