写一个 Verilog的按键记数防抖代码

按键记数防抖的 Verilog 代码如下：

module debounce_counter (
  input clk,
  input rst,
  input btn,
  output reg [7:0] count
);

parameter DEBOUNCE_CYCLES = 10; // 定义防抖时钟周期数

reg [3:0] debounce_count;
reg last_state;

always @(posedge clk) begin
  if (rst) begin
    count <= 0;
    debounce_count <= 0;
    last_state <= 0;
  end else begin
    if (btn != last_state) begin
      debounce_count <= 0;
      last_state <= btn;
    end else begin
      if (debounce_count < DEBOUNCE_CYCLES) begin
        debounce_count <= debounce_count + 1;
      end else begin
        debounce_count <= 0;
        if (btn == 1) begin
          count <= count + 1;
        end
      end
    end
  end
end

endmodule

该模块包含四个输入和输出信号：

- `clk`：时钟信号。
- `rst`：重置信号。
- `btn`：按键输入信号。
- `count`：防抖后的按键记数信号。

该模块的原理与按键防抖类似，但增加了一个计数器来实现按键记数。当按键状态稳定后，计数器开始递增，一旦计数器达到 `DEBOUNCE_CYCLES`，我们将防抖后的按键状态输出到 `count` 信号，并将计数器重置为零。注意，该模块只在按键按下时计数，因此 `count` 信号只会增加，不会减少。

注意，此代码仅用于演示目的，可能需要根据具体的应用进行修改。