verilog分频器设计代码和测试代码，实现输出时钟周期为1s的分频时钟信号，通过LED灯可对9s内的秒数进行计数，当按下复位键重新开始计数，

好的，下面是Verilog分频器设计代码和测试代码，实现输出时钟周期为1s的分频时钟信号，通过LED灯可对9s内的秒数进行计数，当按下复位键重新开始计数：

分频器设计代码：

module clk_divider(
    input clk, // 输入时钟信号
    input rst, // 复位信号
    output reg [3:0] cnt, // 计数器，4位二进制数
    output reg clk_out // 分频后的时钟信号
);

reg [26:0] cnt_max = 25000000; // 时钟周期为1s，计数器的最大值
reg [26:0] cnt_cur = 0; // 当前计数器的值

always @ (posedge clk or posedge rst) begin
    if (rst) begin // 复位信号为高电平时
        cnt_cur <= 0; // 计数器清零
        cnt <= 0; // 计数器输出清零
        clk_out <= 0; // 分频后的时钟信号清零
    end else begin
        cnt_cur <= cnt_cur + 1; // 计数器加1
        if (cnt_cur >= cnt_max) begin // 当计数器达到最大值时
            cnt_cur <= 0; // 计数器清零
            cnt <= cnt + 1; // 计数器输出加1
            clk_out <= ~clk_out; // 分频后的时钟信号取反
        end
    end
end

endmodule

测试代码：

module clk_divider_tb();

reg clk, rst;
wire [3:0] cnt;
wire clk_out;

clk_divider dut(
    .clk(clk),
    .rst(rst),
    .cnt(cnt),
    .clk_out(clk_out)
);

initial begin
    clk = 0;
    rst = 1;
    #10 rst = 0;
end

always #5 clk = ~clk;

initial begin
    #100 $finish;
end

endmodule

这个测试代码中，我们使用了一个时钟信号 clk 和一个复位信号 rst，以及分频器的输入输出端口。我们首先将 rst 信号设为高电平，等待一段时间后将其设为低电平，开始计数。然后我们使用 always #5 clk = ~clk; 这个语句来控制时钟信号的周期，每5个时钟周期就将时钟信号取反，从而模拟出一个1MHz的时钟信号。

最后，我们使用 $finish; 来终止仿真。