实现时钟周期1s分频器，计数9s秒数内的分频器，用数码管显示秒数

实现一个时钟周期1s的分频器可以使用一个简单的二进制计数器和一个逻辑门电路。具体实现可以参考下面的代码：

module freq_divider(clk, out);
  input clk;
  output out;
  reg [3:0] count;
  always @(posedge clk) begin
    if (count == 9) count <= 0;
    else count <= count + 1;
  end
  assign out = (count == 0);
endmodule

这个代码中，使用一个4位的计数器来计数每个时钟周期，当计数器达到9时，将其清零。同时，使用逻辑门将清零后的计数器输出到 out 端口上。

接下来，我们可以使用两个分频器来计数9s秒数，再将其输出到数码管上显示。具体实现可以参考下面的代码：

module clock(in_clk, out_disp);
  input in_clk;
  output [3:0] out_disp;
  wire clk_1hz;
  freq_divider div1(in_clk, clk_1hz);
  freq_divider div9(clk_1hz, out_disp);
endmodule

这个代码中，首先实例化一个时钟周期1s的分频器，将输入时钟 in_clk 连接到其 clk 端口上，将分频后的时钟输出到 clk_1hz 端口上。接着，使用一个时钟周期为 clk_1hz 的分频器来计数9s时间，并将计数结果输出到 out_disp 端口上。最终，我们可以使用数码管来显示 out_disp 的值，以显示秒数。