写一段Verilog代码

以下是一个简单的Verilog代码示例，实现了一个4位加法器：

module adder(
    input [3:0] a,
    input [3:0] b,
    output reg [4:0] sum
);

always @(*) begin
    sum = a + b;
end

endmodule

这个模块有两个输入 `a` 和 `b`，以及一个输出 `sum`。输入和输出都是用二进制编码的4位数。`always` 块指定了一个组合逻辑电路，它根据输入计算出输出。在本例中，输出是输入 `a` 和 `b` 的和。