请用verilog语言实现74153，也就是双路4选1选择器的功能

Verilog是一种硬件描述语言(HDL)，用于设计数字电路。74153是一个四输入双线到单线的选择器，也称为8位数据选择器。以下是用Verilog实现它的基本结构：

module 74153(
    input [3:0] sel,      // 4位选择信号，范围0-7
    input [7:0] din,      // 八位数据输入
    output reg [7:0] out   // 单线输出，对应sel的选择
);
    always @* begin
        case (sel)
            4'b0000 : out = din[0];  // 当sel=0时，out选择din[0]
            4'b0001 : out = din[1];
            4'b0010 : out = din[2];
            4'b0011 : out = din[3];
            4'b0100 : out = din[4];
            4'b0101 : out = din[5];
            4'b0110 : out = din[6];
            4'b0111 : out = din[7];
            default : out = 'Z;    // 其他情况，out保持默认未知状态
        endcase
    end
endmodule

// 使用示例
module top;
    wire [7:0] in_data;       // 这里假设in_data是实际的数据源
    wire sel_signal;         // 用户控制的sel信号
    74153 select_unit(.sel(sel_signal), .din(in_data), .out(out_data));
endmodule