根据所学 Verilog HDL 硬件描述语言，利用有限状态机来设计一个“ 100 ”串行数据 检测器。要求是：当连续检测到“ 100 ”时输出为“ 1 ”，其他输入情况下输出为“0 ”。 （1）画出状态图。（2）写出完整程序。

在Verilog HDL中，我们可以使用有限状态机（FSM, Finite State Machine）来设计一个串行数据检测器，这个例子我们将创建一个简单的四状态机器。首先，我们绘制状态图：

1. **状态图**:
- 初始状态（S0）：空闲状态，等待输入
- 状态S1：检测第一个 '1'
- 状态S2：检测第二个 '1' (需要确认)
- 状态S3：检测到 '100'，输出 '1'
- 终止状态（通常可以设为 S3，因为我们已经完成了检测任务）

状态转移条件如下：
- S0 -> S1: 当接收到 '1'
- S1 -> S2: 再次接收到 '1'
- S2 -> S3: 接收到 '0' 后再接收到 '0'
- S2 或 S3 -> S0: 如果后续接收到任何非 '100' 的序列

2. **Verilog程序**:

module serial_detector(
    input wire clk,
    input wire data_in,
    output reg detection_out
);
reg [2:0] state;
always @(posedge clk) begin
    case(state)
        3'b000: if(data_in == 1'b1) state = 3'b001;  // S0 -> S1
        3'b001: if(data_in == 1'b1) state = 3'b010;  // S1 -> S2
        3'b010: if(data_in == 1'b0 && data_in == 1'b0) state = 3'b011;  // S2 -> S3 (if '00')
        3'b011: state = 3'b000;  // S3 -> S0
        default: state = 3'b000;  // Initial state or unexpected state
    endcase
    detection_out <= {state[1], state[0]};  // Output as '1' when state is 3'b11
end
endmodule

在这个程序中，`data_in`是输入的数据信号，`clk`是系统时钟，`detection_out`是输出的结果，表示是否检测到了 "100"。