根据所学 Verilog HDL 硬件描述语言，利用有限状态机来设计一个‘100’串行数据检测器。要求是：当连续检测到‘100’时输出为“ 1 ”，其他输入情况下输出为“0 ”。 （1）画出状态图。（2）写出完整程序。

在Verilog HDL中，我们可以使用有限状态机（FSM，Finite State Machine）来设计这个串行数据检测器。首先，让我们分步骤地完成这个问题：

**1. 状态图设计：**
有限状态机将有以下状态：
- 初始状态（Start）：等待第一个1出现
- 第一个1出现（State_1）：寻找接下来的0
- 0出现（State_0）：寻找下一个1
- 第二个1出现（State_10）：检查是否紧接着的是0
- “100”模式确认（Detect）：确认并输出结果

状态转换条件：
- 从Start到State_1：接收到第一个1
- 从State_1到State_0：接收到0
- 从State_0到State_10：接收到第二个1
- 从State_10到Detect：接收到第三个1，并紧跟着一个0
- 从Detect到Detect（循环）：如果继续接收'100'序列则保持，否则返回Start

状态图上会包含这些状态、输入信号（串行数据），以及对应的转换箭头。

**2. Verilog代码编写：**

module serial_data_detector (
    input wire clk,
    input wire data_in,
    output reg result_out
);

reg [2:0] state;
reg previous_data; // 存储之前的数据

// 状态转移函数
always @(posedge clk) begin
    if (data_in == '1') begin
        case (state)
            3'b000: state = 3'b001; // Start -> State_1
            3'b001: state = 3'b010; // State_1 -> State_0
            3'b010: state = 3'b100; // State_0 -> State_10
            3'b100: state = 3'b101; // State_10 -> Detect
            default: state = 3'b000; // Detect or other cases back to Start
        endcase
    end else begin
        state <= state + 1; // 0 -> next state
    end
end

// 结果输出
assign result_out = (state == 3'b101 && previous_data == '0'); // Detect condition

// 初始化
initial begin
    state = 3'b000;
    previous_data = 'z; // 或者可以初始化为0或1
end

endmodule

在这个代码中，`clk`是系统时钟，`data_in`是串行数据输入，`result_out`是检测到'100'模式后的输出。注意初始状态前需要设置一个合理的默认值（这里用'z'表示不确定），实际应用中可以根据需求修改。