以下是一个用Python统计Verilog代码行数并对各个例化模块以及include文件分类统计。需要注意的是，考虑注释和空行的情况。

可以使用Python的正则表达式模块re来进行Verilog代码行数统计和模块分类。具体步骤如下：

1.读取Verilog代码文件，逐行进行处理。

2.使用正则表达式匹配每一行的内容，判断是否为注释或空行，若是则忽略。

3.针对模块例化和include文件，使用正则表达式匹配，提取出模块名或文件名，并存储到相应的列表中。

4.对于每一个模块，统计其代码行数，并将行数和模块名存储到字典中。

5.最后输出模块代码行数和include文件数。

下面是具体的代码实现：

import re

# 读取Verilog代码文件
with open('test.v', 'r') as f:
    lines = f.readlines()

# 定义正则表达式
comment_pattern = r'//.*'
empty_pattern = r'^\s*$'
module_pattern = r'^\s*module\s+(\w+)\s*\(.*\)\s*;.*'
include_pattern = r'^\s*`include\s+"(.+)"\s*'

# 初始化变量
module_dict = {}
modules = []
includes = []

# 逐行处理代码
for line in lines:
    # 判断是否为注释或空行
    if re.match(comment_pattern, line) or re.match(empty_pattern, line):
        continue
    
    # 匹配模块例化
    module_match = re.match(module_pattern, line)
    if module_match:
        module_name = module_match.group(1)
        module_dict[module_name] = 0
        modules.append(module_name)
        continue
    
    # 匹配include文件
    include_match = re.match(include_pattern, line)
    if include_match:
        include_file = include_match.group(1)
        includes.append(include_file)
        continue
    
    # 统计代码行数
    for module_name in module_dict.keys():
        if module_name in line:
            module_dict[module_name] += 1

# 输出结果
print('各个模块代码行数:')
for module_name in modules:
    print(module_name, ':', module_dict[module_name])
print('include文件数:', len(includes))

注意，以上代码仅供参考，具体实现还需要根据自己的需求进行修改。