veriloger四位串行输入

以下是一个简单的 Verilog 代码，实现了一个四位的串行输入模块：

module serial_input (
  input clk, // 时钟信号
  input reset, // 复位信号
  input serial_in, // 串行输入信号
  output reg [3:0] data_out // 输出数据
);

  reg [3:0] shift_reg; // 移位寄存器

  always @(posedge clk) begin
    if (reset) begin
      shift_reg <= 0;
    end else begin
      shift_reg <= {shift_reg[2:0], serial_in}; // 向左移位并将串行输入数据放在最低位
    end
  end

  assign data_out = shift_reg; // 输出移位寄存器中的数据

endmodule

该模块包含一个时钟信号 `clk`、一个复位信号 `reset` 和一个四位的串行输入信号 `serial_in`，并输出四位数据 `data_out`。在时钟上升沿触发的 always 块中，移位寄存器 `shift_reg` 向左移位并将串行输入数据放在最低位，然后将移位寄存器中的数据输出到 `data_out`。在复位信号为高电平时，移位寄存器被清零。