用Verilog语言设计一个四位二进制序列检测器，串行输入，从高位开始

以下是一个基本的Verilog代码设计，实现一个四位二进制序列检测器，串行输入，从高位开始：

module sequence_detector(input clk, input reset, input data, output reg detect);

    localparam WIDTH = 4;  // 序列位数
    reg [WIDTH-1:0] shift_reg;  // 移位寄存器，存储序列
    reg [WIDTH-1:0] sequence = 4'b1101;  // 待检测的二进制序列

    always @(posedge clk) begin
        if (reset) begin
            shift_reg <= 0;
            detect <= 0;
        end
        else begin
            shift_reg <= {shift_reg[WIDTH-2:0], data};
            if (shift_reg == sequence)  // 检测到序列
                detect <= 1;
            else
                detect <= 0;
        end
    end
endmodule

该模块包括一个时钟输入 `clk`，一个异步复位输入 `reset`，一个串行输入 `data` 和一个输出 `detect`。在时钟上升沿触发的 `always` 块中，输入数据 `data` 被移位寄存器 `shift_reg` 存储，并与预设的二进制序列 `sequence` 进行比较。如果移位寄存器中的值与预设的序列相等，则输出 `detect` 置为1，否则置为0。

需要注意的是，在异步复位时，移位寄存器和输出都要被清零。