+Verilog+语言设计一个四位二进制序列检测器,串行输入,从高位开始。

以下是一个简单的Verilog代码，实现了一个从高位开始检测四位二进制序列1100的串行输入检测器：

module seq_detector(
    input clk, // 时钟信号
    input rst, // 复位信号
    input data, // 串行输入数据
    output reg detected // 检测到序列的标志位
);

reg [3:0] shift_reg; // 移位寄存器
parameter SEQ = 4'b1100; // 待检测的序列

always @(posedge clk) begin
    if(rst) begin
        shift_reg <= 4'b0; // 复位移位寄存器
        detected <= 1'b0; // 复位检测标志位
    end else begin
        shift_reg <= {shift_reg[2:0], data}; // 移位操作
        if(shift_reg == SEQ) begin
            detected <= 1'b1; // 检测到序列，设置标志位
        end else begin
            detected <= 1'b0; // 没有检测到序列，清除标志位
        end
    end
end

endmodule

该模块包含一个移位寄存器和一个参数SEQ，表示待检测的序列。每次时钟上升沿，输入数据会被移入移位寄存器，同时比较寄存器中的值和SEQ是否相等，如果相等，则设置检测标志位detected为1，否则为0。

需要注意的是，该模块没有考虑数据的有效性，也没有考虑多个序列重叠的情况。在实际应用中需要根据具体情况进行改进。