请帮我用systemverilog写出D触发器的仿真代码testbench

当然可以，下面是使用SystemVerilog编写的一个简单的D型触发器（D Flip-Flop）的测试台（Testbench）示例：

// D触发器模块（module）
module d_flip_flop (
    input wire clk,
    input wire reset,
    input wire din,
    output reg q
);

parameter WIDTH = 8; // 可以根据需要调整触发器位宽

always @(posedge clk or posedge reset) begin
    if (reset == 1'b1) begin
        q <= 1'b0; // 当reset为高电平时清零
    end else if (clk == 1'b1) begin
        q <= din; // 当时钟上升沿到来，更新数据
    end
end

endmodule

// 测试台（Testbench）代码
module d_flip_flop_tb;

reg clk = 0;
reg reset = 0;
wire din;
reg [WIDTH-1:0] data_in = {WIDTH{1'b0}}; // 初始化输入数据
wire [WIDTH-1:0] q_out; // 输出数据

d_flip_flop UUT (
    .clk(clk),
    .reset(reset),
    .din(din),
    .q(q_out)
);

initial begin
    $dumpfile("uut波形.vcd");
    $dumpvars(0, UUT); // 开启变量跟踪

    // 设置时钟周期，模拟时间流逝
    forever begin
        #5 clk = ~clk; // 5纳秒后时钟翻转
    end
    
    // 测试数据输入
    for循环 (int i = 0; i < 10; i++) begin
        reset <= 1'b0; // 清除复位信号
        #10 reset <= 1'b1; // 置复位信号
        
        // 输入数据并观察Q端变化
        din <= data_in[i];
        #20 $display("%b -> %b", data_in[i], q_out); // 打印数据和输出
    end
end

endmodule

//