给出含有异步清零和技术使能的16位二进制可减可控计数器的verilog

在Verilog语言中，设计一个16位的二进制可减可控计数器，包含异步清零功能和技术使能，可以分为以下几个步骤：

module binary_counter(
    input wire clk,       // 时钟信号
    input wire reset,      // 异步清零信号
    input wire enable,     // 技术使能信号
    input [15:0] load,    // 加载值
    output reg [15:0] count // 输出计数值
);

// 定义计数器结构，默认从0开始计数
always @(posedge clk or posedge reset) begin
    if (reset)        // 当reset为高电平时，清零计数器
        count <= 0;
    else if (enable && !load)  // 如果计数使能且没有加载新值，则进行常规计数递增
        count <= count + 1;
    else if (enable)   // 否则如果有新的加载值，先清零再加载
        count <= 0;  
end

endmodule

在这个模块中：
- `clk`是输入的时钟信号，用于触发计数器的操作。
- `reset`是异步清零信号，当它有效（高电平）时，会将计数器归零。
- `enable`是技术使能信号，只有当该信号为高电平时，计数器才会工作。
- `load`是一个16位向量，用于加载新的计数值到计数器。
- `count`是16位输出寄存器，表示当前的计数值。