用Verilog语言设计一个能将50MHz基准信号分频为1Hz、10Hz、100Hz和1kHz的多输出分频器

在Verilog语言中设计一个多输出分频器，我们通常会利用计数器和选择器模块来实现。假设我们有一个50MHz的输入信号，我们需要将其分频到1Hz、10Hz、100Hz和1kHz，这意味着需要找到适当的计数步长和分频因子。这里是一个简单的框架：

module multi_divider (
    input wire clk,            // 50MHz基准时钟
    output reg [31:0] div_output_1Hz,   // 输出1Hz
    output reg [31:0] div_output_10Hz,
    output reg [31:0] div_output_100Hz,
    output reg [31:0] div_output_1kHz
);

// 使用4个计数器，每个对应一个输出频率
always @(posedge clk) begin
    case (div_counter)
        0: div_output_1Hz <= 0;      // 1Hz, 初始化计数器值为0
        999999: div_output_1Hz <= 1'b1; // 当计满1M次，输出一次
        // ... 对其他频率类似设置计数器值和输出条件
    endcase
end

// 分频系数可以根据实际需要计算得到
reg [31:0] div_counter[3:0];  // 4个独立的计数器，每个对应一个输出频率

initial begin
    // 初始化计数器到对应的分频因子
    div_counter[0] = 50'000'000 / 1'000'000;  // 1Hz
    div_counter[1] = 50'000'000 / 100'000;    // 10Hz
    div_counter[2] = 50'000'000 / 1000;     // 1kHz
    div_counter[3] = 50'000'000 / 1;       // 100Hz
end

// 通过选择器选出正确的输出
assign {div_output_1Hz, div_output_10Hz, div_output_100Hz, div_output_1kHz} = div_counter;

endmodule