verilog将50mhz分频为100hz

要将50 MHz的时钟信号分频为100 Hz，可以使用Verilog语言编写一个计数器。以下是一种实现方式：

module Divider (
  input wire clk,
  output wire reg out
);

  reg [24:0] count;  // 定义一个25位的寄存器作为计数器
  reg tick;         // 辅助变量，用于产生判断时基准
  
  always @(posedge clk) begin
    tick <= (count == 0);
    
    if (tick) begin  // 判断时基准到达时执行分频
      out <= ~out;   // 每到达时基准，输出取反
      
      // 设置精确的分频率，对应50 MHz时钟
      if (count == 499_999_999) begin
        count <= 0;  // 计数器达到上限时归零
      end else begin
        count <= count + 1;
      end
    end
  end

endmodule

在该代码中，首先定义了一个25位的计数器`count`来计数输入时钟信号的上升沿。随着时钟的上升沿到来，计数器的值递增，当计数值等于499_999_999时，也就是周期为100 Hz的时基准到达，将输出信号取反并将计数器复位为0。这样就能够实现将50 MHz的时钟信号分频为100 Hz。

需要注意的是，50 MHz的时钟信号与100 Hz的时钟信号的频率之间相差较大，因此在实际应用中可能需要进行精确的频率调整。