verilog语言试采用并行赋值语句设计四选一数据选择器

在Verilog语言中，设计一个四选一数据选择器通常会使用组合逻辑结构，包括并行赋值语句。假设我们有一个输入数据`sel`（选择信号，有四个可能的值0-3），`data_in[3:0]`是一组4个输入的数据，可以表示为：

module four_to_one_data_selector (
    input wire sel,        // 选择信号
    input wire data_in[3:0],  // 输入数据
    output reg selected_data  // 输出选择后的数据
);

// 并行赋值语句实现数据选择
assign selected_data = case (sel)
    0 : data_in[0],   // 当sel=0时，选择第一个数据
    1 : data_in[1],
    2 : data_in[2],
    3 : data_in[3];  // 其他情况选择对应位置的数据
endcase;

endmodule

在这个模块中，`selected_data`会被根据`sel`的值动态地连接到输入数据的相应位上。这是一种简单的多路复用器的实现。