用verilog语言中的task实现四选一数据选择器

以下是一种基于 Verilog 语言中的 `task` 实现四选一数据选择器的方式：

module four_to_one_selector (
  input [3:0] in_data,
  input [1:0] select,
  output reg out_data
);

  task select_data;
    input [3:0] in_data;
    input [1:0] select;
    output reg out_data;
    begin
      case (select)
        2'b00: out_data = in_data[0];
        2'b01: out_data = in_data[1];
        2'b10: out_data = in_data[2];
        2'b11: out_data = in_data[3];
      endcase
    end
  endtask

  always @(select or in_data) begin
    select_data(in_data, select, out_data);
  end

endmodule

这个模块包含一个 `task`，名为 `select_data`，用于根据 `select` 输入选择 `in_data` 中的某个数据，并将其输出到 `out_data`。在 `always` 块中，我们将 `select_data` 任务应用于输入数据。请注意，我们使用 `reg` 类型的输出端口，因为它在任务中被分配了值。