verilog非阻塞赋值

Verilog中的非阻塞赋值使用“<=”符号进行表示，它与阻塞赋值“=”的区别在于，非阻塞赋值是在同一时间周期内执行，而阻塞赋值是在下一个时间周期执行。

非阻塞赋值可以用来描述并行的行为，它可以实现多个赋值操作同时进行，而不会发生竞争冲突，因此常用于描述寄存器、内存等时序逻辑电路。

例如，以下代码段展示了使用非阻塞赋值实现一个简单的异步FIFO缓存的例子：

reg [7:0] mem [0:255];
reg [7:0] data_in;
reg [7:0] data_out;

always @(posedge clk or negedge rst_n) begin
  if (~rst_n) begin
    data_out <= 8'h00;
    mem <= '{default:'h00};
  end else begin
    data_out <= mem[0];
    mem[0] <= data_in;
    mem[1:255] <= mem[0:254];
  end
end

在上述代码中，非阻塞赋值被用于实现FIFO缓存的写入和读取操作，其中“<=”符号用于描述对FIFO缓存中数据的存储和读取，以实现异步缓存的功能。