用VHDL设计一个下降沿触发、同步清零的十二进制计数器

下面是一个使用VHDL设计的下降沿触发、同步清零的十二进制计数器的示例代码：

library ieee;
use ieee.std_logic_1164.all;

entity counter is
    port (
        clk : in std_logic;
        reset : in std_logic;
        count : out std_logic_vector(11 downto 0)
    );
end entity counter;

architecture behavior of counter is
    signal reg : std_logic_vector(11 downto 0);
begin
    process (clk)
    begin
        if rising_edge(clk) then
            if reset = '1' then
                reg <= (others => '0');
            else
                reg <= reg + 1;
            end if;
        end if;
    end process;

    count <= reg;
end architecture behavior;

这个代码定义了一个名为counter的实体，包含一个时钟信号clk、一个复位信号reset和一个12位输出计数器count。在时钟上升沿触发器中，如果复位信号reset为高电平，则计数器将被清零，否则计数器将递增1。输出的count信号为当前计数器的值。

请注意，这只是一个示例代码，你可以根据自己的需求进行修改和扩展。另外，确保在使用之前进行仿真和验证。