请根据堆栈指针的功能要求，采用VHDL语言编写堆栈指针的实体 及结构体实现部分代码。具体的输入输出端口要求如下： 输入信号：时钟信号clkSP；异步复位信号rst；堆栈选择信号SP_CS； 指针加1控制信号SP_UP；指针减1控制信号SP_DN； 堆栈输出使能信号nSP_EN； 输出信号：RAM地址信号AR（7downto0）； 双向信号：数据信号data（7downto0）。

以下是使用 VHDL 语言编写的堆栈指针实体和结构体部分代码：

entity stack_pointer is
    Port ( clkSP : in  STD_LOGIC;
           rst : in  STD_LOGIC;
           SP_CS : in  STD_LOGIC;
           SP_UP : in  STD_LOGIC;
           SP_DN : in  STD_LOGIC;
           nSP_EN : in  STD_LOGIC;
           AR : out  STD_LOGIC_VECTOR (7 downto 0);
           data : inout  STD_LOGIC_VECTOR (7 downto 0));
end stack_pointer;

architecture Behavioral of stack_pointer is
    signal pointer : std_logic_vector(7 downto 0);
    signal next_pointer : std_logic_vector(7 downto 0);
begin
    process (clkSP, rst)
    begin
        if rst = '0' then
            pointer <= (others => '0');
        elsif rising_edge(clkSP) then
            if SP_CS = '1' then
                if SP_UP = '1' and SP_DN = '0' then
                    pointer <= next_pointer;
                elsif SP_UP = '0' and SP_DN = '1' then
                    pointer <= next_pointer;
                end if;
            end if;
        end if;
    end process;

    AR <= pointer;

    multiplexer: process (nSP_EN, data)
    begin
        if nSP_EN = '0' then
            data <= data;
        else
            data <= "00000000";
        end if;
    end process;

    next_pointer <= std_logic_vector(unsigned(pointer) + 1) when SP_UP = '1' else
                    std_logic_vector(unsigned(pointer) - 1) when SP_DN = '1' else
                    pointer;
end Behavioral;

这个 VHDL 实体和结构体与上面的 Verilog 代码类似，使用了一个 8 位的寄存器来存储堆栈指针。堆栈指针可以通过 SP_UP 或 SP_DN 控制信号加 1 或减 1。堆栈选择信号 SP_CS 用于选择这个模块是否处于工作状态。如果选择信号为 0，则数据信号不会被输出。如果 nSP_EN 为 0，则数据信号会被输出到 RAM 中的地址 AR 所对应的位置。如果 nSP_EN 为 1，则数据信号不会被输出。同时，还有一个多路复用器用于在 nSP_EN 为 1 时选择一个数据信号输入。