用74ls161设计实现一个4*6进制计数器的verilog代码

以下是用74ls161设计实现一个4*6进制计数器的Verilog代码：

module counter (
    input clk,
    input rst,
    output [3:0] out
);

reg [3:0] count;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 4'b0000;
    end else begin
        count <= count + 1;
    end
end

assign out = count;

endmodule

其中，输入 `clk` 为时钟信号，`rst` 为复位信号，输出 `out` 为计数器的输出信号。计数器使用 `reg [3:0] count` 来存储当前的计数值，当复位信号为高电平时，计数器的值会被重置为 0，否则每次时钟上升沿时，计数器的值会加 1。最终的计数值通过 `assign` 语句赋值给输出信号 `out`。注意，在此代码中，使用的是同步复位，即复位信号只能在时钟上升沿时生效。如果需要异步复位，可以在 `always` 块中添加复位条件。