verilog数码管显示数字

以下是一个简单的 Verilog 代码，用于控制数码管显示数字：

module seven_segment_display (
    input clk,
    input [3:0] value,
    output reg [6:0] segment
);

reg [3:0] counter;
reg [3:0] digit;

always @(posedge clk) begin
    counter <= counter + 1;
    if (counter == 4'b1111) begin
        counter <= 4'b0;
        digit <= digit + 1;
        if (digit == 4'b1000) begin
            digit <= 4'b0000;
        end
    end
end

always @(*) begin
    case (digit)
        4'b0000: case (value)
            4'b0000: segment = 7'b1000000;
            4'b0001: segment = 7'b1111001;
            4'b0010: segment = 7'b0100100;
            4'b0011: segment = 7'b0110000;
            4'b0100: segment = 7'b0011001;
            4'b0101: segment = 7'b0010010;
            4'b0110: segment = 7'b0000010;
            4'b0111: segment = 7'b1111000;
            4'b1000: segment = 7'b0000000;
            default: segment = 7'b1111111;
        endcase
        // add more cases for additional digits
    endcase
end

endmodule

该代码使用一个时钟信号 `clk` 和一个 4 位输入信号 `value`，并将其转换为一个 7 位输出信号 `segment`，以驱动数码管的显示。在每个时钟周期中，计数器 `counter` 和当前显示的数字 `digit` 会自动递增。在 `digit` 的值改变时，使用 `case` 语句根据 `value` 的值设置 `segment` 的值，以显示相应的数字。在此基础上，您可以根据需要进行更改和扩展。