verilog数码管显示数字0到9

下面是一个使用 Verilog 实现数码管显示数字 0 到 9 的代码示例：

module digit_display(
    input clk,
    input [3:0] num,
    output reg [6:0] segments
);

always @ (posedge clk) begin
    case (num)
        4'b0000: segments = 7'b1000000; // 0
        4'b0001: segments = 7'b1111001; // 1
        4'b0010: segments = 7'b0100100; // 2
        4'b0011: segments = 7'b0110000; // 3
        4'b0100: segments = 7'b0011001; // 4
        4'b0101: segments = 7'b0010010; // 5
        4'b0110: segments = 7'b0000010; // 6
        4'b0111: segments = 7'b1111000; // 7
        4'b1000: segments = 7'b0000000; // 8
        4'b1001: segments = 7'b0010000; // 9
        default: segments = 7'b1111111; // turn off all segments
    endcase
end

endmodule

这个模块有三个输入和一个输出。`clk` 是时钟信号，用于同步数码管的显示。`num` 是一个 4 位输入，表示需要显示的数字。`segments` 是一个 7 位输出，其中每一位都对应一个数码管的段。

在 always 块中，使用 case 语句根据输入的数字设置对应的段的值。注意，这里使用了常数前缀 `b` 表示二进制数，和常数前缀 `d` 表示十进制数。例如，`4'b0000` 表示二进制数 0000，对应数字 0。

最后，将计算出的 `segments` 输出到数码管即可。