verilog语言实现共阴极数码管循环显示数字0到9

下面是一个使用 Verilog 实现共阴极数码管循环显示数字 0 到 9 的代码示例：

module digit_display(
    input clk,
    output reg [3:0] digit_sel,
    output reg [6:0] segments
);

reg [3:0] num;

always @ (posedge clk) begin
    num <= num + 1;
    if (num == 10) begin
        num <= 0;
    end
end

always @ (posedge clk) begin
    case (digit_sel)
        4'b0001: segments = 7'b1000000; // 0
        4'b0010: segments = 7'b1111001; // 1
        4'b0100: segments = 7'b0100100; // 2
        4'b1000: segments = 7'b0110000; // 3
        4'b0001: segments = 7'b0011001; // 4
        4'b0010: segments = 7'b0010010; // 5
        4'b0100: segments = 7'b0000010; // 6
        4'b1000: segments = 7'b1111000; // 7
        4'b0001: segments = 7'b0000000; // 8
        4'b0010: segments = 7'b0010000; // 9
        default: segments = 7'b1111111; // turn off all segments
    endcase
end

always @ (posedge clk) begin
    digit_sel <= digit_sel << 1;
    if (digit_sel == 4'b1000) begin
        digit_sel <= 4'b0001;
    end
end

endmodule

这个模块有一个输入和两个输出。`clk` 是时钟信号，用于同步数码管的显示。`digit_sel` 是一个 4 位输出，用于选择需要显示的数码管。`segments` 是一个 7 位输出，其中每一位都对应一个数码管的段。

在 always 块中，使用一个计数器 `num` 实现循环显示数字 0 到 9。首先将 `num` 加 1，然后检查是否等于 10，如果是，则将 `num` 重置为 0。

在第二个 always 块中，根据 `digit_sel` 的值设置对应的段的值。由于这里是共阴极数码管，因此需要将每个段的值取反。

最后，使用一个计数器 `digit_sel` 实现循环显示每个数码管。首先将 `digit_sel` 左移 1 位，然后检查是否等于 8，如果是，则将 `digit_sel` 重置为 1。