verilog语言共阴极数码管循环显示0-9

好的，以下是一个Verilog语言实现共阴极数码管循环显示0-9的代码：

module display(
  input clk,
  output reg [3:0] seg,
  output reg [3:0] anode
);

reg [3:0] count;

always @(posedge clk) begin
  count <= count + 1;
  case(count)
    4'b0000: begin
      seg <= 4'b0011111; // 显示0
      anode <= 4'b1110; // 第一个数码管
    end
    4'b0001: begin
      seg <= 4'b0000110; // 显示1
      anode <= 4'b1101; // 第二个数码管
    end
    4'b0010: begin
      seg <= 4'b0101101; // 显示2
      anode <= 4'b1011; // 第三个数码管
    end
    4'b0011: begin
      seg <= 4'b0100111; // 显示3
      anode <= 4'b0111; // 第四个数码管
    end
    4'b0100: begin
      seg <= 4'b0110010; // 显示4
      anode <= 4'b1110; // 第一个数码管
    end
    4'b0101: begin
      seg <= 4'b0110111; // 显示5
      anode <= 4'b1101; // 第二个数码管
    end
    4'b0110: begin
      seg <= 4'b0111111; // 显示6
      anode <= 4'b1011; // 第三个数码管
    end
    4'b0111: begin
      seg <= 4'b0000111; // 显示7
      anode <= 4'b0111; // 第四个数码管
    end
    4'b1000: begin
      seg <= 4'b0111111; // 显示8
      anode <= 4'b1110; // 第一个数码管
    end
    4'b1001: begin
      seg <= 4'b0110111; // 显示9
      anode <= 4'b1101; // 第二个数码管
    end
    default: begin
      seg <= 4'b1111111; // 不显示
      anode <= 4'b1111; // 关闭所有数码管
      count <= 4'b0000; // 重置计数器
    end
  endcase
end

endmodule

这个模块使用了一个计数器来循环显示0-9，每当计数器达到一定值时，会根据当前计数器的值选择要显示的数字，并控制哪个数码管显示。当计数器超过9时，会将计数器重置为0，从而继续循环显示。