共阴极数码管上循环显示0-9数字（输出段码），1秒变化一次。用Verilog语言设计逻辑电路，进行功能仿真、引脚绑定

下面是一个共阴极数码管的Verilog代码，可以实现0-9数字的循环显示：

module display(clk, seg_out);

input clk;
output [7:0] seg_out;

reg [3:0] digit = 4'b0000; // 当前显示的数字
reg [23:0] count = 24'b000000000000000000000000; // 计数器，用于控制刷新速度

assign seg_out = { ~digit[3], ~digit[2], ~digit[1], ~digit[0],  // 数码管段选控制信号
                  1'b1, 1'b1, 1'b1, 1'b1 };  // 小数点和辅助位

always @(posedge clk) begin
    if (count == 24'd499999) begin  // 1秒钟刷新一次
        count <= 0;
        digit <= digit + 1;  // 数字加1
        if (digit > 9) begin
            digit <= 0;  // 超过9时归零
        end
    end else begin
        count <= count + 1;
    end
end

endmodule

在此代码中，使用一个计数器 count 来控制数码管的刷新速度，当计数器达到 499999 时，即表示经过了 1 秒钟，此时将计数器归零，并且将当前显示的数字加 1。当数字超过 9 时，将其归零重新开始循环。数码管段选控制信号使用 ~digit[i] 表示，其中 i 表示第 i 个数码管，因为此处使用的是共阴极数码管。小数点和辅助位被直接赋值为 1，表示始终处于打开状态。

在引脚绑定方面，需要将数码管每个段选控制信号分别绑定到相应的引脚上，同时将时钟信号 clk 绑定到时钟输入引脚上即可。