在共阴极数码管上循环显示0-9数字（输出段码），1秒变化一次。用Verilog语言设计逻辑电路，CPLD芯片选择MAX3000A(EPM3032ATC44-10)，进行功能仿真、引脚绑定。

好的，针对您提供的具体需求和规格，我们可以按照以下步骤进行Verilog逻辑电路设计：

1. 确定电路的需求和规格。根据您的需求，我们需要设计一个循环显示0-9数字的电路，输出为共阴极数码管的段码，变化周期为1秒。

2. 设计逻辑电路的结构。我们可以将电路分为三个主要的模块：计数器模块、分频器模块和数码管显示模块。其中，计数器模块用于计时，分频器模块用于将计数器的输出频率降低到数码管的刷新频率，数码管显示模块用于根据计数器的输出控制数码管的显示。

3. 编写Verilog代码。根据上述设计，我们可以编写如下的Verilog代码：

module digit_display(clk, led);

input clk; //时钟信号
output reg [6:0] led; //共阴极数码管的7个段码输出

reg [23:0] counter = 0; //计数器，用于计时1秒
reg [3:0] div_counter = 0; //分频器计数器，用于降低计数器的输出频率

//7个段码的定义
parameter a = 7'b0000001;
parameter b = 7'b1001111;
parameter c = 7'b0010010;
parameter d = 7'b0000110;
parameter e = 7'b1001100;
parameter f = 7'b0100100;
parameter g = 7'b0001000;

always @(posedge clk) begin
    //计数器每秒加1
    counter <= counter + 1;
    
    //分频器将计数器的输出频率降低到1Hz
    if (div_counter == 25000000) begin
        div_counter <= 0;
    end else begin
        div_counter <= div_counter + 1;
    end
    
    //根据计数器的值控制数码管的显示
    case (counter[23])
        1'b0: led <= a; //显示0
        1'b1: led <= b; //显示1
        1'b2: led <= c; //显示2
        1'b3: led <= d; //显示3
        1'b4: led <= e; //显示4
        1'b5: led <= f; //显示5
        1'b6: led <= g; //显示6
        1'b7: led <= a | b; //显示7
        1'b8: led <= c | b; //显示8
        1'b9: led <= d | b; //显示9
        default: led <= 7'b1111111; //不显示
    endcase
end

endmodule

4. 对设计的Verilog代码进行仿真和验证。我们可以使用仿真工具来验证电路的正确性、稳定性和性能。

5. 进行综合和布局。我们可以使用Quartus II软件对Verilog代码进行综合和布局，得到电路的网表和物理布局。

6. 进行后续的物理验证。我们可以进行时序分析、功率分析和电路的可靠性分析等，以确保电路的正确性和性能。

对于引脚绑定，我们可以根据CPLD芯片的数据手册来确定引脚的分配和绑定，以满足电路的需求和规格。

希望以上回答能够帮助您完成Verilog逻辑电路设计！