在共阴极数码管上循环显示0-9数字(输出段码),1秒变化一次。用Verilog语言设计逻辑电路,进行功能仿真、引脚绑定。

以下是Verilog语言设计的共阴极数码管循环显示0-9数字的代码：

module display(
    input clk, //时钟信号
    output reg [6:0] seg, //显示段码信号
    output reg [3:0] dig //选择数码管信号
);

reg [23:0] cnt; //计数器

always @(posedge clk) begin
    cnt <= cnt + 1; //计数器加1
    case(cnt[23:20]) //选择数码管
        4'b0000: dig <= 4'b1110; //第1个数码管
        4'b0001: dig <= 4'b1101; //第2个数码管
        4'b0010: dig <= 4'b1011; //第3个数码管
        4'b0011: dig <= 4'b0111; //第4个数码管
        default: dig <= 4'b1111; //不选择
    endcase
    case(dig) //根据选择的数码管显示相应数字
        4'b1110: seg <= 7'b1000000; //0
        4'b1101: seg <= 7'b1111001; //1
        4'b1011: seg <= 7'b0100100; //2
        4'b0111: seg <= 7'b0110000; //3
        default: seg <= 7'b0000000; //不显示
    endcase
end

endmodule

这个模块包含一个时钟信号、一个显示段码信号和一个选择数码管信号。时钟信号用于触发计数器计数，选择数码管信号用于选择要显示数字的数码管，显示段码信号用于输出要显示数字的段码。

在 `always` 块中，计数器每次加1，根据计数器的高4位选择数码管，根据选择的数码管显示相应的数字。可以根据需要调整计数器的位数和数码管的个数以及对应的数码管选择信号和段码输出信号。

进行功能仿真和引脚绑定可以使用常见的Verilog仿真器和综合器进行，具体操作方法可以参考相关软件的使用说明文档。