通过Verilog实现在共阴极数码管上循环显示0-9数字（输出段码），1秒变化一次的完整详细步骤

实现在共阴极数码管上循环显示0-9数字需要以下步骤：

1. 设计电路图

首先需要设计电路图，包括数码管、计数器、时钟模块等。数码管的共阴极需要接地，每个数码管的段码需要通过对应的NPN三极管控制，计数器需要用于计数，时钟模块需要提供时钟信号。

2. 编写Verilog代码

根据电路图，编写Verilog代码。代码需要包括模块定义、端口定义、时钟模块、计数器模块和数码管显示模块等。具体代码实现可以参考以下代码：

module digital_display(
    input clk,
    output reg [6:0] seg,
    output reg [3:0] com
    );

reg [3:0] cnt;
reg [3:0] cnt_next;

always @(posedge clk) begin
    cnt <= cnt_next;
end

always @(posedge clk) begin
    case (cnt[3:0])
        4'b0000: begin
            seg <= 7'b1000000;
            com <= 4'b1110;
            cnt_next <= 4'b0001;
        end
        4'b0001: begin
            seg <= 7'b1111001;
            com <= 4'b1101;
            cnt_next <= 4'b0010;
        end
        4'b0010: begin
            seg <= 7'b0100100;
            com <= 4'b1011;
            cnt_next <= 4'b0011;
        end
        4'b0011: begin
            seg <= 7'b0110000;
            com <= 4'b0111;
            cnt_next <= 4'b0100;
        end
        4'b0100: begin
            seg <= 7'b0011001;
            com <= 4'b1110;
            cnt_next <= 4'b0101;
        end
        4'b0101: begin
            seg <= 7'b0010010;
            com <= 4'b1101;
            cnt_next <= 4'b0110;
        end
        4'b0110: begin
            seg <= 7'b0000010;
            com <= 4'b1011;
            cnt_next <= 4'b0111;
        end
        4'b0111: begin
            seg <= 7'b1111000;
            com <= 4'b0111;
            cnt_next <= 4'b1000;
        end
        4'b1000: begin
            seg <= 7'b0000000;
            com <= 4'b1110;
            cnt_next <= 4'b1001;
        end
        4'b1001: begin
            seg <= 7'b0010000;
            com <= 4'b1101;
            cnt_next <= 4'b0000;
        end
    endcase
end

endmodule

3. 进行仿真和综合

编写好Verilog代码后，需要进行仿真和综合。可以使用常见的仿真软件如ModelSim等进行仿真，并使用综合工具将代码综合为对应的FPGA芯片的位文件。

4. 下载到FPGA芯片

将生成的位文件下载到FPGA芯片中，即可实现在共阴极数码管上循环显示0-9数字，每秒变化一次。