主要内容：在共阴极数码管上循环显示0-9数字（输出段码），1秒变化一次。用Verilog语言设计逻辑电路，CPLD芯片选择MAX3000A(EPM3032ATC44-10)，进行功能仿真、引脚绑定。

这是一个数字显示的设计，需要用到共阴极数码管和Verilog语言进行逻辑设计。以下是具体步骤：

1. 首先需要了解共阴极数码管的原理和输出段码的方式，确定输出端口数目和控制方式。

2. 基于Verilog语言，设计一个计数器模块，用于在1秒钟内循环计数，输出0-9的数字。

3. 根据数字对应的段码，设计一个数码管驱动模块，将计数器输出的数字转换成对应的段码，控制数码管输出。

4. 对于MAX3000A CPLD芯片，进行引脚绑定，将数码管和计数器模块的输出与芯片的输入输出引脚相连接。

5. 进行功能仿真，测试设计是否能够正常工作。

完成以上步骤可实现共阴极数码管上循环显示0-9数字的功能。