在共阴极数码管上循环显示0-9数字（输出段码），1秒变化一次。用Verilog语言设计逻辑电路，进行功能仿真。

以下是Verilog代码实现：

module display(
    input wire clk,
    output reg [6:0] seg
);

reg [3:0] counter = 4'b0000;

always @(posedge clk) begin
    counter <= counter + 1;  // 计数器每次加1
    case(counter)
        4'd0: seg = 7'b1000000;  // 显示数字0
        4'd1: seg = 7'b1111001;  // 显示数字1
        4'd2: seg = 7'b0100100;  // 显示数字2
        4'd3: seg = 7'b0110000;  // 显示数字3
        4'd4: seg = 7'b0011001;  // 显示数字4
        4'd5: seg = 7'b0010010;  // 显示数字5
        4'd6: seg = 7'b0000010;  // 显示数字6
        4'd7: seg = 7'b1111000;  // 显示数字7
        4'd8: seg = 7'b0000000;  // 显示数字8
        4'd9: seg = 7'b0010000;  // 显示数字9
        default: seg = 7'b0000000;  // 默认显示0
    endcase
end

endmodule

在此Verilog代码中，我们创建了一个名为 display 的模块。该模块有一个时钟输入 clk 和一个七段数码管输出 seg。计数器 counter 确定每个数字的时间间隔，如代码中所示，我们将计数器初始化为0，并在每个时钟上升沿时加1。使用 case 语句，我们在 0 到 9 的数字之间循环，并将相应的段码输出到七段数码管。如果计数器超出了这个范围，我们将显示数字0，以便继续循环。

在仿真时，我们需要提供一个时钟信号来驱动模块。在仿真期间，我们可以观察七段数码管的输出并验证电路的正确性。