使用Modelsim设计四位阶乘运算模块，要求使用函数 factorial 的执行采用同步时钟触发，每 k 个时钟周期执行一次运算，并生成测试程序

以下是一个使用 Verilog 语言在 Modelsim 中设计的四位阶乘运算模块的例子。在本例中，阶乘运算的执行采用同步时钟触发，每 4 个时钟周期执行一次运算。

module factorial_module(
  input clk, // 时钟信号
  input [3:0] in, // 输入数据
  output reg [7:0] out, // 输出数据
  input rst // 复位信号
);

reg [3:0] count; // 计数器
reg [7:0] acc; // 累加器

function [7:0] factorial;
  input [3:0] n;
  begin
    if (n <= 1) begin
      factorial = 1;
    end else begin
      factorial = n * factorial(n - 1);
    end
  end
endfunction

always @(posedge clk) begin
  if (rst) begin
    count <= 0;
    acc <= 0;
    out <= 0;
  end else begin
    if (count == 0) begin
      acc <= factorial(in);
      out <= acc;
    end
    count <= count + 1;
    if (count == 4) begin
      count <= 0;
    end
  end
end

endmodule

在上面的代码中，我们定义了一个名为 `factorial_module` 的模块，它有四个输入信号和一个输出信号。输入信号包括 `clk`（时钟信号）、`in`（四位输入数据）和 `rst`（复位信号）。输出信号为 `out`（四位阶乘运算结果）。

在 `factorial_module` 模块中，我们定义了一个名为 `factorial` 的函数，用于计算输入参数的阶乘。在 `always` 语句块中，我们使用了一个计数器 `count`，用于计算时钟周期的数量。当 `count` 的值等于 0 时，我们调用 `factorial` 函数计算输入数据的阶乘，并将结果存储在累加器 `acc` 中。最后，我们将 `acc` 的值赋给输出信号 `out`。

在测试程序中，我们可以使用一个时钟发生器和一个计数器来模拟输入数据的变化。以下是一个简单的测试程序的例子。

module factorial_test;

reg clk;
reg [3:0] in;
wire [7:0] out;
reg rst;
integer i;

factorial_module dut(
  .clk(clk),
  .in(in),
  .out(out),
  .rst(rst)
);

initial begin
  clk = 0;
  in = 0;
  rst = 1;
  #10 rst = 0;
  for (i = 0; i < 10; i = i + 1) begin
    #5 clk = ~clk;
  end
  #10 in = 1;
  for (i = 0; i < 10; i = i + 1) begin
    #5 clk = ~clk;
  end
  #10 in = 2;
  for (i = 0; i < 10; i = i + 1) begin
    #5 clk = ~clk;
  end
  #10 in = 3;
  for (i = 0; i < 10; i = i + 1) begin
    #5 clk = ~clk;
  end
  #10 in = 4;
  for (i = 0; i < 10; i = i + 1) begin
    #5 clk = ~clk;
  end
  #10 $finish;
end

endmodule

在上面的测试程序中，我们首先将复位信号 `rst` 设为 1，然后在 10 个时钟周期后将其设为 0。接着，我们使用一个计数器，每 5 个时钟周期改变一次输入数据的值，分别为 1、2、3 和 4。最后，我们使用 `$finish` 函数结束测试。

使用以下命令在 Modelsim 中编译和运行上述代码。

> vlog factorial_module.v factorial_test.v
> vsim -c factorial_test
> run -all