用verlog写一个三分频电路，占空比百分之五十

以下是使用 Verilog 语言编写的一个占空比为50%的三分频电路的示例代码：

module divide_by_three (clk_in, rst, clk_out);

  input clk_in, rst;
  output reg clk_out;

  reg [1:0] count;
  wire clk_out_buf;
  
  assign clk_out_buf = clk_out;
  
  always @ (posedge clk_in or posedge rst) begin
    if (rst) begin
      count <= 2'b00;
      clk_out <= 1'b0;
    end 
    else begin
      count <= count + 1;
      if (count == 2'b10) begin
        clk_out <= ~clk_out_buf;
        count <= 2'b00;
      end
    end
  end
endmodule

该电路有一个时钟输入 `clk_in`，一个复位输入 `rst` 和一个时钟输出 `clk_out`。 输入时钟 `clk_in` 经过分频后输出到 `clk_out` 上，实现了三分频的功能，同时时钟输出信号的占空比为50%。

电路内部有一个计数器 `count`，用于计数时钟信号的周期数。当计数器值为 `2'b10` 时，时钟输出信号 `clk_out` 反转。在每次时钟信号反转时，时钟输出信号经过缓冲器 `clk_out_buf` 后输出，实现了50%的占空比。

当复位信号 `rst` 为高电平时，计数器和时钟输出信号都被清零。注意，在上述代码中，`posedge` 关键字用于指定时钟上升沿触发敏感信号。