用Verilog语言设计一个三分频电路，要求占空比为50%，并编写测试激励进行仿真

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三分频电路的原理是将输入的时钟信号分频为原来的三分之一。占空比为50%则表示输出的高电平和低电平时间相等。下面是一个基于 Verilog 语言的三分频电路设计示例：

module clk_div3(input clk, output reg out);

reg [1:0] cnt;

always @(posedge clk) begin
    if(cnt == 2'b10) begin
        cnt <= 2'b00;
        out <= ~out;
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

上述代码中，`clk` 是输入的时钟信号，`out` 是输出的三分频信号。`cnt` 是一个 2 位的计数器，用于计数时钟的上升沿，每计到 2 的时候就取反输出，实现三分频。初始值为 2'b00。

为了测试这个三分频电路，我们可以编写测试激励进行仿真。下面是一个测试激励的示例：

module tb_clk_div3;

reg clk;
wire out;

clk_div3 dut(.clk(clk), .out(out));

initial begin
    clk = 0;
    #1;

    repeat(10) begin
        clk = ~clk;
        #5;
    end

    $finish;
end

endmodule

上述代码中，我们实例化了 `clk_div3` 模块，并将 `clk` 和 `out` 分别连接到测试激励中。测试激励中，我们先将 `clk` 初始化为 0，并且延迟一个时钟周期。然后通过 `repeat` 循环将 `clk` 反转 10 次，每次延迟 5 个时钟周期。最后调用 `$finish` 结束测试。

您可以使用 Verilog 仿真工具例如ModelSim等来运行这个测试激励，并观察输出的三分频信号是否符合要求。