分频器代码，div5的占空比为50%的5分频器设计代码

设计一个简单的5分频器，其占空比为50%，意味着输出信号周期是输入信号周期的五倍，并且每个周期内输出信号只有一半的时间高电平，这通常是通过计数器配合触发器实现的。这里假设使用的是基本的同步分频电路，使用Verilog语言编写一个示例：

module div_5_by_2 (
    input wire clk,  // 主时钟
    input wire reset, // 重置信号
    output reg [1:0] count_output  // 输出分频后的脉冲序列，二进制表示占空比
);

// 初始化计数器值
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count_output <= 0;   // 当重置时，清零计数器
    end else if (clk) begin
        if (count_output == 4'b1111) begin  // 当计数值等于4（即5*1-1），翻转计数器
            count_output <= 4'b0000;
        } else begin
            count_output <= count_output + 1'b1; // 否则加一
        end
    end
end

endmodule

在这个代码中，当`count_output`满四位（代表5次循环）时，它会从0000翻转回0000，从而实现了5分频和50%占空比。