用verilog HDL语言设计一个时钟上升沿触发异步复位的分频器，已知输入时钟信号为20MHz，要求输出一个5MHz占空比为50%的新时钟信号，输入信号:clk_in(时钟)、rst_n，输出信号:clk_out。

根据题目要求，需要将20MHz的时钟分频为5MHz，并且占空比为50%。同时，还需要设计一个异步复位功能，当rst_n为低电平时，分频器将立即停止工作，并将输出信号clk_out置为低电平。

下面是一个基于Verilog HDL语言的分频器设计，其中使用了一个计数器来实现分频功能，同时添加了异步复位功能。具体实现如下：

module clk_divider(
  input clk_in,      // 输入时钟信号
  input rst_n,       // 复位信号
  output reg clk_out // 输出时钟信号
);

  reg [23:0] cnt;    // 计数器，用于分频
  parameter DIV = 3'd7; // 分频系数，20MHz/8 = 2.5MHz

  always @(posedge clk_in or negedge rst_n) begin
    if(!rst_n) begin
      cnt <= 0;
      clk_out <= 1'b0;
    end else if(cnt == DIV) begin
      cnt <= 0;
      clk_out <= ~clk_out; // 输出时钟信号反相，实现50%的占空比
    end else begin
      cnt <= cnt + 1;
    end
  end
endmodule

在本设计中，使用了一个23位的计数器cnt，每当cnt计数到DIV时，就将输出信号clk_out反相。同时，当rst_n为低电平时，将cnt清零，并将输出信号clk_out置为低电平。

需要注意的是，本设计中使用了一个parameter类型的参数DIV，其值为3'd7，即表示将输入时钟分频为8。在实际设计中，可以根据需要调整分频系数，以实现不同的分频比例。

最后，需要注意的是，本设计中使用了always @(posedge clk_in or negedge rst_n)语句，即表示本设计是一个时钟上升沿触发的异步复位电路。在实际应用中，需要根据需要调整触发条件，以实现不同的功能。