用Verilog hdl硬件描述语言实现一个10分频的时钟分频器（输入信号：clk_in，rst_n，输出信号为：clk_out）

在Verilog HDL中实现一个10分频时钟分频器，通常会采用计数器的设计。首先，我们需要一个同步的二进制计数器，其最大值为10（因为我们要分频到十分之一）。当输入时钟 `clk_in` 脉冲上升沿到来并且复位信号 `rst_n` 为低电平时，计数器开始计数。每计数一次，输出时钟 `clk_out` 就会在特定周期后输出一次。这里是一个基本的模块结构：

module ten_divider (
    input wire clk_in,     // 输入时钟
    input wire rst_n,      // 外部复位信号
    output wire clk_out    // 输出时钟
);
reg [3:0] counter;       // 4位计数器
always @(posedge clk_in or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 4'b0;   // 当rst_n高，则清零计数器
    else if (posedge clk_in) begin
        if (counter < 4'd10) // 只有在小于10的情况下计数
            counter <= counter + 1;
        else
            counter <= 4'b0;  // 达到10后重置计数器
    end
end

assign clk_out = counter[3]; // 输出是最高位，表示计数的十进制结果
endmodule